快速的规格
Ansys VeloceRF允许您合成设备与多个设备和线路的紧密包装优化的硅平面。在详细布局之前，对任意数量的感应器件之间的耦合进行分析，将减小设计尺寸，减少或消除保护环。
电感和传输线
合成和建模螺旋器件和t线到3nm
Ansys VeloceRF通过大大减少合成和建模复杂螺旋器件和t型线的时间，缩短了设计周期。编译一个电感器或变压器几何图形只需要几秒钟，建模和分析它只需要几分钟。它集成了领先的EDA平台，实例化了随时可以磁带的布局。
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合成DRC-clean设备
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所有主要铸造厂支持
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硅验证
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降低硅的尺寸和成本
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DRC-clean设备 -
到3海里 -
准确的验证 -
设备形状库
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多个设备耦合 -
参数扫描优化 -
生成PCells / PyCells -
减少设备尺寸
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LDE影响包括 -
的参数和RCLk
Ansys VeloceRF通过大大减少合成和建模复杂螺旋器件和t型线的时间，缩短了设计周期。
电感的尺寸以及电感与电感之间的串扰会影响模具的尺寸。Ansys VeloceRF通过使用优化标准和几何约束帮助您设计更小的设备。此外，它还计算任意数量的电感之间的耦合，以更好地优化硅空间和优化电路环境中的电感。Ansys VeloceRF的参数扫描支持在电路环境中提供了最优的性能解决方案。铸造厂验证的准确性降低了您的设计与硅验证模型的风险，有助于消除串音故障。
Ansys VeloceRF目前支持超过200个独特的铸造工艺，并与任何工艺下至3nm，包括CMOS, BiCMOS, GaAs, SOS和SOI从所有半导体代工厂- TSMC, UMC, Global foundries, TowerJazz和三星等。该工具集成了领先的EDA设计平台和任何LVS工具。
合成并建模螺旋器件和t线，用于毫米波设计至3nm
有限元分析软件VeloceRF在短短几分钟内合成和分析mm波螺旋器件和t线。它产生DRC/DFM清洁器件-包括填充到3nm。该器件采用无源、因果s参数和高度紧凑的RLCk网表模型建模，并可作为pcell / pycell交付，以获得最大的几何灵活性。上下文优化允许通过多个设备和线路的紧凑平面图包装和减少或消除保护环显著减小模具尺寸。它通过预定义的设备构建块库支持高频，并支持任意数量的感应设备之间的耦合。
关键特性
VeloceRF提供硅上感应器件的综合合成、建模、分析和优化。
- 硅验证
- 优化包装平面布置图
- 减少设备尺寸
- 预定义的形状库
- 参数扫描优化性能
- 支持超过200种硅技术
Single-spiral电感:差动，单端，方形和八角形，带或不带中心丝锥。
Multispiral电感:变压器，平衡器，t型线圈和系列差速器。
T-lines:屏蔽、双屏蔽、条形线、耦合器、合成器和其他可带出的类型。
Ansys VeloceRF计算任意数量的电感之间的耦合，以更好地优化硅不动产。使用VeloceRF，您可以紧固或消除保护环，还可以优化硅平面。
Ansys VeloceRF提供了电感参数的参数扫描支持，以提供电路环境中的最优解决方案。它允许在电感之间进行独特的耦合分析，以确保消除串扰相关的故障。
Ansys VeloceRF为毫米波频率的设计提供了经过验证的硅精度。大量的t线结构支持类似LEGO®的设计方法，包括:微带线，共面波导(屏蔽和双屏蔽)，带状线，45度和90度弯曲，t结，存根，支线耦合器，威尔金森分频器等。
Ansys VeloceRF目前支持超过200个独特的代工厂技术，并与任何工艺(CMOS, BiCMOS, GaAs, SOS, SOI)从半导体代工厂，包括TSMC, UMC, Global foundries, TowerJazz，三星，和其他。VeloceRF支持3nm以下的所有工艺节点。它集成了领先的EDA平台，VeloceRF模型可以与寄生提取的网表相结合。
Ansys VeloceRF在完整3d网格算法将导体的体积分割成小单元之前计算布局相关效应(LDE)。三维衬底模型允许非常快速和准确的提取分布式RC衬底网络。提取的模型是非常准确的，捕捉所有电磁现象，包括电流分布，皮肤和邻近效应。
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